文章转自:艾邦半导体网
随着晶圆代工制程不断缩小，摩尔定律逼近极限，先进封装是后摩尔时代的必然选择，据Yole数据显示，2021年全球先进封装市场总营收达321亿美元，同比增幅高于2020年。预计到2027年，全球先进封装市场总营收将增长至572亿美元，年复合增长率将达到10%。其中，2.5D/3D堆叠IC是增长最快的技术。 SiP（System in Package，系统级封装）是基于SoC的一种新型的封装技术，它将一个或多个裸片及无源器件构成的高性能模块封装在一个壳体内。这些芯片和器件以2D、2.5D或3D的方式整合在一个衬底上，并具备一个系统的功能从而使封装由单一芯片进入系统级芯片。 从集成度而言，一般情况下， SoC 只集成 AP 之类的逻辑系统，而 SiP 集成了AP+mobile DDR，某种程度上说 SIP=SoC+DDR，随着将来集成度越来越高， emmc也很有可能会集成到 SiP 中。 （图片来源：wiki）
随着消费者对便携式产品的需求愈加广泛，SiP技术在WIFI、蓝牙、内窥镜胶囊、数码相机的CMOS影像传感器以及军事设备，如雷达系统等众多领域得到了应用。
SiP涉及多种新型封装技术，如超紧密度SMT、PoP/PiP技术、超薄晶圆处理、嵌入式技术、芯片堆叠技术、芯片倒装技术以及硅穿孔技术（TSV）等。
上图显示了一个典型的2.5D封装芯片结构，其包含TSV, C4 Bump, BGA球等，其封装失效点可能出现在PCB引线、封装引线、硅中介层(Si Interposer)、TSV、Micro-bump等。
其中，硅通孔封装（Through Silicon Via, TSV）互连是集成电路中一种系统级架构的新方法，是2.5D和3D封装中堆叠芯片实现互连的关键技术解决方案。
TSV可堆叠多片芯片，在芯片钻出小洞，从底部填充入金属, 硅晶圆上以蚀刻或激光方式钻孔，再以导电材料如铜、多晶硅、钨等物质填满。TSV能够使芯片在三维方向堆叠，通过垂直互连减小互联长度，减小信号延迟，降低芯片的电容和电感，实现芯片间的低功耗高速通讯，增加宽带和实现器件集成的小型化，是公认的第四代封装互连技术。
随着3D集成成为微电子封装的主流，芯片的体积越来越小，而集成度越来越高，对失效分析手段提出了挑战，也对故障高分辨率定位能力的需求逐渐增大。
对于TSV封装来说，如果组成垂直结构的一部分失效，则必须丢弃整个结构，这会使通过TSV互连的芯片系统制造起来更加昂贵。对于失效位置的精确定位成为TSV芯片失效分析迫切解决的问题。
TSV填充空洞产生在TSV通孔填充结构中，将导致TSV互连电阻增加，甚至导致SiP组件开路失效，如果空洞产生在绝缘层内，如TSV的侧壁，将导致TSV和硅衬底间短路，产生漏电流。这种因填充不完全导致的空洞，是TSV工艺缺陷最普遍的问题。其主要原因在于，电镀时TSV通孔底部存在气泡，在TSV电镀Cu过程中，Cu填充过程是由侧壁向中间进行的，而Cu的沉积速率随电镀电流密度的增大而加快，由于TSV通孔口处的电镀电流密度较大，使得通孔口处的Cu比中间更早填充满，导致TSV通孔底部因不能继续填充而产生空洞，可以利用真空预处理显著改善TSV电镀效果。使Cu填充率接近100%。另外，刻蚀工艺产生的贝壳效应导致孔壁不平整、润湿不良，也是形成TSV填充空洞的一个关键因素。
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